Bayt.com

كلما زادت طلبات التقديم التي ترسلينها، زادت فرصك في الحصول على وظيفة!

إليك لمحة عن معدل نشاط الباحثات عن عمل خلال الشهر الماضي:

عدد الفرص التي تم تصفحها

عدد الطلبات التي تم تقديمها

استمري في التصفح والتقديم لزيادة فرصك في الحصول على وظيفة!

هل تبحثين عن جهات توظيف لها سجل مثبت في دعم وتمكين النساء؟

اضغطي هنا لاكتشاف الفرص المتاحة الآن!
نُقدّر رأيكِ

ندعوكِ للمشاركة في استطلاع مصمّم لمساعدة الباحثين على فهم أفضل الطرق لربط الباحثات عن عمل بالوظائف التي يبحثن عنها.

هل ترغبين في المشاركة؟

في حال تم اختياركِ، سنتواصل معكِ عبر البريد الإلكتروني لتزويدكِ بالتفاصيل والتعليمات الخاصة بالمشاركة.

ستحصلين على مبلغ 7 دولارات مقابل إجابتك على الاستطلاع.


تم إلغاء حظر المستخدم بنجاح
شكراً لك، تم إرسال بلاغك وسيتم مراجعته قريباً.
https://bayt.page.link/dWwgbBHM5Anj2oeR9
العودة إلى نتائج البحث‎

Design Verification Engineer (PMU Verification - Modem Subsystem)

قبل 9 ساعات 2026/11/14 ·ينتهي التقديم خلال 119 يومًا
خدمات الدعم التجاري الأخرى
أنشئ تنبيهًا وظيفيًا لوظائف مشابهة
تم إيقاف هذا التنبيه الوظيفي. لن تصلك إشعارات لهذا البحث بعد الآن.
تراجع

الوصف الوظيفي

This role is for one of the Weekday's clients Min Experience: 4+ years Location: Bengaluru JobType: full-time Job Responsibilities: Perform Design Verification of Power Management Unit (PMU) blocks in the Modem Subsystem.
Develop and execute SystemVerilog/UVM-based verification environments, testcases, and regression suites.
Create verification plans and ensure functional coverage closure.
Debug RTL, testbench, and simulation failures efficiently.
Perform Gate-Level Simulations (GLS) and analyze timing-related issues.
Verify low-power functionality and power management features.
Work closely with RTL designers to resolve design and verification issues.
Ensure high-quality verification deliverables while meeting project timelines.
Mandatory Skills: Strong hands-on experience in SystemVerilog (SV) and UVM .
Good understanding of Digital Design fundamentals .
Experience in Power Management Unit (PMU) verification or Low-Power Verification.
Understanding of IESNLP methodology/concepts.
Experience with Gate-Level Simulations (GLS) .
Knowledge of functional coverage, assertions, and debugging techniques.
Good problem-solving and communication skills.
Must-have skills Power Management Unit, SystemVerilog, Universal Verification Methodology - UVM Good-to-have skills Digital Design fundamentals, Gate-Level Simulations
لقد تمت ترجمة هذا الإعلان الوظيفي بواسطة الذكاء الاصطناعي وقد يحتوي على بعض الاختلافات أو الأخطاء البسيطة.
التقديم على موقع الشركة أرسل إلى صديق إتمام الإستبيان
لقد تجاوزت الحد الأقصى المسموح به للتنبيهات الوظيفية (15). يرجى حذف أحد التنبيهات الحالية لإضافة تنبيه جديد.
إدارة
تم إنشاء تنبيه وظيفي لهذا البحث. ستصلك إشعارات فور الإعلان عن وظائف جديدة مطابقة.
إدارة التنبيهات
هل أنت متأكد أنك تريد سحب طلب التقديم إلى هذه الوظيفة؟

لن يتم النظر في طلبك لهذة الوظيفة، وسيتم إزالته من البريد الوارد الخاص بصاحب العمل.